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職責(zé)描述： 負(fù)責(zé)協(xié)議及相應(yīng)算法研究及開發(fā)，設(shè)計(jì)邏輯功能架構(gòu)及驗(yàn)證方案，負(fù)責(zé)協(xié)議的邏輯功能開發(fā)及實(shí)現(xiàn)。 任職要求： 1. 專業(yè)要求 電子信息工程、通信工程類。 2. 工作經(jīng)驗(yàn)要求 國(guó)內(nèi)外重點(diǎn)高校碩士一年以上工作經(jīng)驗(yàn)。 3. 核心技能要求 a) 熟練掌握Verilog語(yǔ)言，有過(guò)大型邏輯產(chǎn)品開發(fā)經(jīng)驗(yàn)； b) 熟練掌握ISE/VIVADO/ModelSim等HDL仿真驗(yàn)證工具； c) 精通Xilinx FPGA開發(fā)工作； d) 有算法的研究和實(shí)現(xiàn)能力； e) 有良好的溝通和英文文獻(xiàn)閱讀能力,具有較強(qiáng)的責(zé)任心，邏輯思維能力和學(xué)習(xí)能力。 f) 有較強(qiáng)的問(wèn)題定位與排查能力； 4. 優(yōu)先技能要求 a) 具有FC子卡開發(fā)經(jīng)驗(yàn)者優(yōu)先； b) 管理過(guò)大型邏輯類產(chǎn)品的優(yōu)先；